怎样使用PWM完成DAC电路设计-电子发烧友网

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本文为第三章:PWM 完成DAC 电路规划,内容包含:3.1 完成原理、3.2 电路规划、3.3 测验验证、3.4 参数总结。

本章导读:

当MCU 需求发生不同的模拟信号时,一般选用集成或独立的D/A 变换器完成。但是在要求低本钱的场合,能够经过PWM 信号发生体系需求的直流和沟通信号。

LPC824 内部有一个32 位PWM 定时器(SCTimer),它发生的PWM 信号调配外围电路可完成高分辩率、低本钱的DAC,比方,12 位DAC。

3.1 完成原理

>>> 3.1.1 PWM 信号时域剖析

PWM(Pulse Width Modulation)是频率固定、占空比改动的数字信号,PWM 信号波形能够被分化为一个直流重量加上一个相同占空比,但均匀起伏为零的新的方波,详见图3.1,由此可见,这个直流重量的起伏正比于PWM 波形的占空比。

图3.1 PWM 信号波形分化

如果使PWM 信号的占空比随时刻改动,那么其直流重量随之改动,信号滤除沟通重量后将输出起伏改动的模拟信号。因而经过改动PWM 信号的占空比,能够发生不同的模拟信号。这种技能称之为PWM DAC,其原理能够形象地用图3.2 表现出来。

图3.2 运用滤波器电路获取PWM 的直流成分

>>> 3.1.2 PWM 信号频域剖析

从频域剖析进一步得到PWM 办法DAC的数学表达式。PWM 信号的函数波形详见图3.3,p 标明PWM 信号的占空比,T标明载波周期。图 3.3 是在不影响剖析成果的前提下,移动函数波形的时刻原点,使波形契合数学中的惯例脉冲函数波形,以简化数学剖析。

图 3.3 PWM 信号函数波形

依据傅里叶理论,恣意周期波形都能够分化为无限个频率为其整数倍的谐波之和,周期函数f的傅里叶级数打开成果如下:

如果令K 标明PWM 信号f的起伏,代入公式~,f的打开系数别离如下:

从打开式系数能够看到,直流重量A0 项等于PWM 波形起伏乘以PWM 波形占空比,这是所希望的D/A 变换输出成果。经过挑选适宜的占空比,能够获得0~K 之间的恣意D/A变换输出电压。

沟通重量An 项是一系列频率为PWM 信号载波频率整数倍的高频正弦谐波,关于D/A变换变换是不需求的成分。举个比如,如果PWM 载波频率为1MHz,那么沟通重量将是1MHz、2MHz、3MHz 等等。此刻经过一个截止频率为1MHz 的抱负低通滤波器,除掉1MHz 及以上沟通谐波,只剩下可恣意设置直流重量,就是所希望的DAC 功用,DAC 表达式如下:

3.2 电路规划

PWM 完成DAC 的实质是需求保存直流重量去除沟通重量,电路规划首要依据DAC 的分辩率,规划幅频曲线峻峭的低通滤波器,将沟通成分衰减至可接受的规模内。比照无源RC、无源LC 低通滤波,由运放组成的有源低通滤波器,元件体积小,简单完成高阶滤波器,而且低输出阻抗,不存在带负载才能问题,电路框图详见图 3.4。

图 3.4 PWM 完成DAC 电路框图

该电路由两个三阶低通滤波器级联构成六阶低通滤波器,用于衰减LPC824 输出PWM信号的高频成分,完成12 位分辩率DAC。

>>> 3.2.1 DAC 分辩率

分辩率是DAC 的重要参数,存在两个差错源影响PWM 办法DAC 分辩率。首要,PWM信号的占空比只能标明有限的分辩率。在PWM 定时器最高时钟固定的情况下,DAC 分辩率由PWM 信号载波频率决议。例如,希望发生载波频率100kHz 的PWM 信号,PWM 定时器时钟为100MHz,这个时基在每个PWM 载波周期之中,最多供给1000 个计数值,经过指定PWM 定时器的比较值,最多供给1000 个PWM 占空比分辩率。

第二个差错源是PWM 信号中不希望的谐波重量所发生的峰峰值纹波详见图 3.5,纹波峰值至少需小于1/2 个LSB,这两个差错源加在一起决议总的DAC 分辩率不断定性。

图 3.5 影响PWM 办法DAC 分辩率的差错源

改进榜首个差错源占空比分辩率,简单想到下降PWM 载波频率。在前面比如中,将载波频率由100kHz 下降至50kHz,关于100MHz 的时钟,PWM 占空比分辩率添加至2000 个。但是,更低的载波频率也下降了公式(6)中不希望谐波部分的基波频率,一次谐波现在变为50kHz 而不是100kHz,如果硬件有源低通滤波器保持不变,其截止频率不变,更多沟通成分将穿过滤波器,谐波纹波峰值添加,会导致第二差错源添加。

由此可见,依据断定的硬件滤波器来挑选PWM 载波频率,在两个差错源PWM 占空比分辩率调和波纹波之间存在对立。先断定载波频率,再规划滤波器,是使得分辩率不断定性最小的办法。关于LPC824 的PWM 外设,规划12 位DAC 的核算进程具体介绍如下。

设定PWM 定时器时钟。LPC824 运转时钟高达30MHz,这儿我们留出一些裕量,挑选10MHz 时钟,周期为100ns。

设定PWM 信号载波频率。考虑将信号的周期设置为能够被4096 整除,这样能够确保步进值为一个整数,确保变换的准确性与简便性。

因而PWM 的载波周期设定在409600ns,这样在每次DAC 的数字代码步进1 时,只需求将高电平持续时刻加100ns,即步进一个计数值即可。我们能够轻松地算出PWM 的载波频率为2.44KHz。

核算硬件低通滤波器所需的衰减倍数,PWM 信号的沟通重量中,基波频率最低,当占空比为50%时,基波的起伏最大,若这种情况下滤波器能将基波起伏衰减至1/2LSB 之下,则在一切占空比情况下,都能够将PWM 信号的沟通重量衰减至1/2LSB 以下。因而可依据50%占空比时的基波起伏,核算所需的衰减倍数。

首要需求将n=1 代入公式(6),得到基波的起伏An=1:

然后,核算使得基波起伏小于1/2LSB 的衰减倍数Afilter。

总结完成12 位DAC 分辩率的核算进程,LPC824 的PWM 时钟设置为10MHz,载波频率设置为2.44kHz,硬件低通滤波器需将2.44KHz 频率重量衰减74dB 以上。

>>> 3.2.2 有源低通滤波器

在PWM 完成DAC 运用中,带宽、阻带滚降速率是两个重要的滤波器性质。滤波器带宽界说为幅频呼应等于0.707 倍时的频率。滤波器带宽直接提醒了最大信号带宽,即PWM 办法DAC 能够有用处理的最大信号频率。阻带滚降速率是高频部分幅频呼应曲线的斜率。带宽、滚降速率一起决议滤波器输出端看到的谐波纹波起伏。

一般低通滤波器为-20dB 每十倍频程每阶滤波器,若低通滤波器带宽设置为载波频率的1/10 频程,即0.244KHz,衰减-74dB 至少需4 阶低通滤波器。归纳考虑带宽、滤波器电路的杂乱程度,低通滤波器带宽设定在200Hz,运用两级3 阶巴特沃斯低通滤波器级联构成6阶滤波器,详见图 3.6。

图 3.6 6 阶巴特沃斯有源低通滤波器电路

此滤波器电路的起伏曲线详见图 3.7,2.44kHz 频率成分衰减份额为100dB 左右,具有满足的裕量。如果只需用到10 位分辩率DAC,可只挑选运用榜首级滤波器。

图 3.7 6 阶有源低通滤波器幅频曲线

与LPC824 的ADC 信号输入滤波器相似,这儿再次运用单运放的三阶滤波器电路拓扑,防止惯例有源滤波器电路规划对运放的带宽要求。惯例装备需求运放增益带宽积至少比输入信号的最高频率高5 到10 倍,不然当输入信号的频率成分高于增益带宽时,高频成分将直接馈通至输出。依据PWM 信号的最小占空比100ns,首要高频成分可达10MHz,需用到50M~100MHz 带宽的精细运放。这类宽带精细运放十分贵,有时相当于直接运用一个DAC芯片的本钱。

而在图 3.6 中,运用3peak 公司增益带宽积仅为1MHz 的通用运放LMV358A 完成相同功用,使得滤波器的本钱可接受。

3.3 测验验证

为验证所完成12 位PWM DAC 的有用性,特制作了实践的电路板进行测验,首要测验数据为DNL、INL、树立时刻。

>>> 3.3.1 DNL

DNL 差分非线性界说为恣意两个接连数字代码所输出步进电压的实测值与抱负值之差。抱负DAC 的步进电压为,每次严厉步进一个LSB(DNL=0)。

在DAC 输入数字代码规模内,取若干点的DNL 测验验证(1LSB=3.3V/212=0.81mV),数据详见表 3.1。能够看出,DNL 最大值为0.02 个LSB。

表 3.1 PWM DAC 的DNL 测验数据

>>> 3.3.2 INL

INL 积分非线性是表征DAC 精度的一个重要参数。在DAC 的全量程规模内,设置输入数字代码从小至到大,依次等间隔输出一系列电压值,能够线性拟合出一条最靠近这些电压值的直线。抱负情况下,DAC 是线性的,这些电压值应该悉数落在该直线上。实践输出电压值与拟合直线的违背程度,则表征了DAC 的非线性。

INL 测验数据详见表 3.2,从表中数据能够看出,INL 最大值为1 个LSB。

表 3.2 PWM DAC 的INL 测验数据

>>> 3.3.3 树立时刻

树立时刻是指从宣布更新输出值的指令,到DAC 输出电压树立到最终值差错规模之内的时刻间隔。树立时刻受输出有源低通滤波器的带宽等参数影响,测验波形详见图 3.8。

图 3.8 PWM DAC 输出树立时刻测验

从上图能够看出,树立时刻 X 约为10ms。

3.4 参数总结

总结精度目标测验值详见表 3.3,用作比照的AD5623 是常见的独立12 位DAC 芯片。

表 3.3 PWM DAC 精度参数

表中数据标明,LPC824 的PWM 外设结合本电路所完成DAC 有十分好的差分非线性(DNL)、线性度(INL),与独立DAC 芯片根本共同。但树立时刻慢,因而适合于输出低频、高精度的模拟信号。

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